注釋-FPGA VHDL 中的一個警告如何去掉

FPGA VHDL 中的一個警告如何去掉

177行沒注釋 177行注釋掉
177沒注釋的話，出現警告!來自網上的主流解釋，評價為-6來自網上的主流解釋，評價為-6

兩個信號的定義如下：
SIGNAL DCM_spd_in : std_logic_vector (7 DOWNTO 0);
PORT (spi_rddata : out std_logic_vector(7 DOWNTO 0); )
求大神幫忙！！

最佳回答：

我覺得這和你注不注釋沒關系，warning的意思是你綜合出了鎖存器，這個可能產生時序錯誤。你可以試試邊沿觸發，應該就沒這個警告了